[CodeGen] Always use `printReg` to print registers in both MIR and debug

output

As part of the unification of the debug format and the MIR format,
always use `printReg` to print all kinds of registers.

Updated the tests using '_' instead of '%noreg' until we decide which
one we want to be the default one.

Differential Revision: https://reviews.llvm.org/D40421

git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@319445 91177308-0d34-0410-b5e6-96231b3b80d8

5 files changed, 98 insertions, 98 deletions

diff --git a/test/CodeGen/SystemZ/RAbasic-invalid-LR-update.mir b/test/CodeGen/SystemZ/RAbasic-invalid-LR-update.mir
index 2f532f0a5ef..e4365f605cb 100644
--- a/test/CodeGen/SystemZ/RAbasic-invalid-LR-update.mir
+++ b/test/CodeGen/SystemZ/RAbasic-invalid-LR-update.mir
@@ -149,7 +149,7 @@ body:             |
     %11 = VGBM 0
     %43 = LHIMux 0
     %44 = LARL %const.0
-    %45 = VL64 %44, 0, _ :: (load 8 from constant-pool)
+    %45 = VL64 %44, 0, %noreg :: (load 8 from constant-pool)
   
   bb.1:
     ADJCALLSTACKDOWN 0, 0
@@ -160,19 +160,19 @@ body:             |
     KILL killed %f0d
   
   bb.2:
-    %17 = VLGVH %11, _, 0
+    %17 = VLGVH %11, %noreg, 0
     %19 = LHR %17.subreg_l32
     undef %20.subreg_l64 = LGHI 0
     %20 = DSGFR %20, %19
-    %22 = VLGVH %11, _, 3
+    %22 = VLGVH %11, %noreg, 3
     %24 = LHR %22.subreg_l32
     undef %25.subreg_l64 = LGHI 0
     %25 = DSGFR %25, %24
-    %31 = VLGVH %11, _, 1
+    %31 = VLGVH %11, %noreg, 1
     %33 = LHR %31.subreg_l32
     undef %34.subreg_l64 = LGHI 0
     %34 = DSGFR %34, %33
-    %37 = VLGVH %11, _, 2
+    %37 = VLGVH %11, %noreg, 2
     %39 = LHR %37.subreg_l32
     undef %40.subreg_l64 = LGHI 0
     %40 = DSGFR %40, %39
@@ -191,10 +191,10 @@ body:             |
   
   bb.4:
     %36 = VLVGP %25.subreg_l64, %25.subreg_l64
-    %36 = VLVGH %36, %20.subreg_l32, _, 0
-    %36 = VLVGH %36, %34.subreg_l32, _, 1
-    dead %36 = VLVGH %36, %40.subreg_l32, _, 2
-    %4 = LG undef %42, 0, _ :: (load 8 from `i64* undef`)
+    %36 = VLVGH %36, %20.subreg_l32, %noreg, 0
+    %36 = VLVGH %36, %34.subreg_l32, %noreg, 1
+    dead %36 = VLVGH %36, %40.subreg_l32, %noreg, 2
+    %4 = LG undef %42, 0, %noreg :: (load 8 from `i64* undef`)
     undef %57.subreg_h64 = LLILL 0
     undef %66.subreg_h64 = LLILL 0
     undef %79.subreg_h64 = LLILL 0
@@ -204,27 +204,27 @@ body:             |
   bb.5:
   
   bb.6:
-    %51 = VLGVH undef %7, _, 0
+    %51 = VLGVH undef %7, %noreg, 0
     %53 = LLHRMux %51.subreg_l32
-    %54 = VLGVH undef %1, _, 0
+    %54 = VLGVH undef %1, %noreg, 0
     %57.subreg_l32 = LLHRMux %54.subreg_l32
     %58 = COPY %57
     %58 = DLR %58, %53
-    %60 = VLGVH undef %7, _, 3
+    %60 = VLGVH undef %7, %noreg, 3
     %62 = LLHRMux %60.subreg_l32
-    %63 = VLGVH undef %1, _, 3
+    %63 = VLGVH undef %1, %noreg, 3
     %66.subreg_l32 = LLHRMux %63.subreg_l32
     %67 = COPY %66
     %67 = DLR %67, %62
-    %73 = VLGVH undef %7, _, 1
+    %73 = VLGVH undef %7, %noreg, 1
     %75 = LLHRMux %73.subreg_l32
-    %76 = VLGVH undef %1, _, 1
+    %76 = VLGVH undef %1, %noreg, 1
     %79.subreg_l32 = LLHRMux %76.subreg_l32
     %80 = COPY %79
     %80 = DLR %80, %75
-    %83 = VLGVH undef %7, _, 2
+    %83 = VLGVH undef %7, %noreg, 2
     %85 = LLHRMux %83.subreg_l32
-    %86 = VLGVH undef %1, _, 2
+    %86 = VLGVH undef %1, %noreg, 2
     %89.subreg_l32 = LLHRMux %86.subreg_l32
     %90 = COPY %89
     %90 = DLR %90, %85
@@ -248,12 +248,12 @@ body:             |
   
   bb.9:
     %82 = VLVGP %67.subreg_h64, %67.subreg_h64
-    %82 = VLVGH %82, %58.subreg_hl32, _, 0
-    %82 = VLVGH %82, %80.subreg_hl32, _, 1
-    dead %82 = VLVGH %82, %90.subreg_hl32, _, 2
+    %82 = VLVGH %82, %58.subreg_hl32, %noreg, 0
+    %82 = VLVGH %82, %80.subreg_hl32, %noreg, 1
+    dead %82 = VLVGH %82, %90.subreg_hl32, %noreg, 2
     %96 = AFIMux %96, 1879048192, implicit-def dead %cc
-    %96 = SRL %96, _, 31
-    dead %11 = VLVGF %11, %96, _, 1
+    %96 = SRL %96, %noreg, 31
+    dead %11 = VLVGF %11, %96, %noreg, 1
     %100 = LHIMux 0
   
   bb.10:
diff --git a/test/CodeGen/SystemZ/clear-liverange-spillreg.mir b/test/CodeGen/SystemZ/clear-liverange-spillreg.mir
index 0ab969b56cc..06729f0b91a 100644
--- a/test/CodeGen/SystemZ/clear-liverange-spillreg.mir
+++ b/test/CodeGen/SystemZ/clear-liverange-spillreg.mir
@@ -223,14 +223,14 @@ body:             |
   
   bb.11:
     %4 = COPY %60
-    %6 = SLLG %120, _, 1
+    %6 = SLLG %120, %noreg, 1
     %7 = LA %6, 64, %41
     %6 = AGR %6, %42, implicit-def dead %cc
-    %45 = SRLK %120.subreg_l32, _, 31
+    %45 = SRLK %120.subreg_l32, %noreg, 31
     %45 = AR %45, %120.subreg_l32, implicit-def dead %cc
     %45 = NIFMux %45, 536870910, implicit-def dead %cc
     %47 = SRK %120.subreg_l32, %45, implicit-def dead %cc
-    %47 = SLL %47, _, 3
+    %47 = SLL %47, %noreg, 3
     %81 = LGFR %47
   
   bb.12:
@@ -284,43 +284,43 @@ body:             |
     MVHI %0, 332, 2 :: (store 4)
     %60 = COPY %126
     %60 = AR %60, %4, implicit-def dead %cc
-    %18 = LHMux %6, 0, _ :: (load 2)
+    %18 = LHMux %6, 0, %noreg :: (load 2)
     CHIMux %38, 0, implicit-def %cc
     BRC 14, 6, %bb.19, implicit killed %cc
     J %bb.18
   
   bb.18:
-    %62 = SLLG %81, _, 1
+    %62 = SLLG %81, %noreg, 1
     %64 = LA %62, 0, %63
-    %65 = LG undef %66, 0, _ :: (load 8)
-    %67 = LGF undef %68, 0, _ :: (load 4)
+    %65 = LG undef %66, 0, %noreg :: (load 8)
+    %67 = LGF undef %68, 0, %noreg :: (load 4)
     MVC undef %69, 0, 2, %64, 0 :: (store 2), (load 2)
     %70 = COPY %81
     %70 = OILL64 %70, 3, implicit-def dead %cc
-    %71 = LA %70, 2, _
-    %72 = SLLG %71, _, 1
+    %71 = LA %70, 2, %noreg
+    %72 = SLLG %71, %noreg, 1
     %73 = LHMux %72, 0, %63 :: (load 2)
     %74 = LA %70, 2, %67
-    %75 = SLLG %74, _, 1
-    %76 = LG %65, 0, _ :: (load 8)
+    %75 = SLLG %74, %noreg, 1
+    %76 = LG %65, 0, %noreg :: (load 8)
     STHMux %73, %76, 0, %75 :: (store 2)
-    %77 = LG undef %78, 0, _ :: (load 8)
+    %77 = LG undef %78, 0, %noreg :: (load 8)
     %79 = LHRL @rec_mbY8x8 :: (load 2)
-    STHMux %79, %77, 0, _ :: (store 2)
+    STHMux %79, %77, 0, %noreg :: (store 2)
     %80 = LHMux %72, 0, %63 :: (load 2)
     STHMux %80, %77, 0, %75 :: (store 2)
     %81 = OILL64 %81, 7, implicit-def dead %cc
-    %82 = SLLG %81, _, 1
+    %82 = SLLG %81, %noreg, 1
     %83 = LHMux %82, 0, %63 :: (load 2)
-    STHMux %83, %77, 0, _ :: (store 2)
+    STHMux %83, %77, 0, %noreg :: (store 2)
     %84 = LA %62, 64, %63
     MVC undef %85, 0, 2, %84, 0 :: (store 2), (load 2)
-    %86 = SLLG %70, _, 1
+    %86 = SLLG %70, %noreg, 1
     %87 = LHMux %86, 64, %63 :: (load 2)
-    %88 = SLLG %67, _, 3
+    %88 = SLLG %67, %noreg, 3
     %89 = LG %65, 16, %88 :: (load 8)
     %90 = LA %70, 0, %67
-    %91 = SLLG %90, _, 1
+    %91 = SLLG %90, %noreg, 1
     STHMux %87, %89, 0, %91 :: (store 2)
     %92 = LA %72, 64, %63
     MVC undef %93, 0, 2, %92, 0 :: (store 2), (load 2)
@@ -332,8 +332,8 @@ body:             |
   bb.19:
     successors: %bb.20(0x04000000), %bb.11(0x7c000000)
   
-    %98 = LGH %7, 0, _ :: (load 2)
-    %99 = LGH undef %100, 0, _ :: (load 2)
+    %98 = LGH %7, 0, %noreg :: (load 2)
+    %99 = LGH undef %100, 0, %noreg :: (load 2)
     ADJCALLSTACKDOWN 0, 0
     %101 = LGFR %120.subreg_l32
     %102 = LGFR %18
@@ -347,7 +347,7 @@ body:             |
     ADJCALLSTACKDOWN 0, 0
     CallBRASL @reset_coding_state, undef %r2d, csr_systemz, implicit-def dead %r14d, implicit-def dead %cc
     ADJCALLSTACKUP 0, 0
-    %120 = LA %120, 1, _
+    %120 = LA %120, 1, %noreg
     CGHI %120, 4, implicit-def %cc
     BRC 14, 6, %bb.11, implicit killed %cc
     J %bb.20
@@ -410,7 +410,7 @@ body:             |
   bb.30:
     successors: %bb.33(0x00000001), %bb.31(0x7fffffff)
   
-    VST64 %130, undef %117, 0, _ :: (store 8)
+    VST64 %130, undef %117, 0, %noreg :: (store 8)
     CHIMux undef %118, 2, implicit-def %cc
     BRC 14, 8, %bb.33, implicit killed %cc
     J %bb.31
@@ -470,7 +470,7 @@ body:             |
   bb.44:
   
   bb.45:
-    %0 = LG undef %22, 0, _ :: (load 8)
+    %0 = LG undef %22, 0, %noreg :: (load 8)
     %38 = LHIMux 0
     STRL %38, @bi_pred_me :: (store 4)
     %120 = LGHI 0
diff --git a/test/CodeGen/SystemZ/fp-cmp-07.mir b/test/CodeGen/SystemZ/fp-cmp-07.mir
index 1d766fe300a..2551d19b53b 100644
--- a/test/CodeGen/SystemZ/fp-cmp-07.mir
+++ b/test/CodeGen/SystemZ/fp-cmp-07.mir
@@ -38,7 +38,7 @@ body:             |
   bb.1.store:
     liveins: %f0s, %r2d
 
-    STE %f0s, killed %r2d, 0, _ :: (store 4 into %ir.dest)
+    STE %f0s, killed %r2d, 0, %noreg :: (store 4 into %ir.dest)
     Return implicit %f0s
 
 ...
diff --git a/test/CodeGen/SystemZ/fp-conv-17.mir b/test/CodeGen/SystemZ/fp-conv-17.mir
index b72213a0671..17a5fe24b1d 100644
--- a/test/CodeGen/SystemZ/fp-conv-17.mir
+++ b/test/CodeGen/SystemZ/fp-conv-17.mir
@@ -129,74 +129,74 @@ body:             |
   
     %1 = COPY %r3d
     %0 = COPY %r2d
-    %2 = LE %1, 0, _ :: (volatile load 4 from %ir.ptr2)
-    %3 = LE %1, 0, _ :: (volatile load 4 from %ir.ptr2)
-    %4 = LE %1, 0, _ :: (volatile load 4 from %ir.ptr2)
-    %5 = LE %1, 0, _ :: (volatile load 4 from %ir.ptr2)
-    %6 = LE %1, 0, _ :: (volatile load 4 from %ir.ptr2)
-    %7 = LE %1, 0, _ :: (volatile load 4 from %ir.ptr2)
-    %8 = LE %1, 0, _ :: (volatile load 4 from %ir.ptr2)
-    %9 = LE %1, 0, _ :: (volatile load 4 from %ir.ptr2)
-    %10 = LE %1, 0, _ :: (volatile load 4 from %ir.ptr2)
-    %11 = LE %1, 0, _ :: (volatile load 4 from %ir.ptr2)
-    %12 = LE %1, 0, _ :: (volatile load 4 from %ir.ptr2)
-    %13 = LE %1, 0, _ :: (volatile load 4 from %ir.ptr2)
-    %14 = LE %1, 0, _ :: (volatile load 4 from %ir.ptr2)
-    %15 = LE %1, 0, _ :: (volatile load 4 from %ir.ptr2)
-    %16 = LE %1, 0, _ :: (volatile load 4 from %ir.ptr2)
-    %17 = LE %1, 0, _ :: (volatile load 4 from %ir.ptr2)
-    %18 = LE %1, 0, _ :: (volatile load 4 from %ir.ptr2)
-    STE %2, %1, 0, _ :: (volatile store 4 into %ir.ptr2)
-    STE %3, %1, 0, _ :: (volatile store 4 into %ir.ptr2)
-    STE %4, %1, 0, _ :: (volatile store 4 into %ir.ptr2)
-    STE %5, %1, 0, _ :: (volatile store 4 into %ir.ptr2)
-    STE %6, %1, 0, _ :: (volatile store 4 into %ir.ptr2)
-    STE %7, %1, 0, _ :: (volatile store 4 into %ir.ptr2)
-    STE %8, %1, 0, _ :: (volatile store 4 into %ir.ptr2)
-    STE %9, %1, 0, _ :: (volatile store 4 into %ir.ptr2)
-    STE %10, %1, 0, _ :: (volatile store 4 into %ir.ptr2)
-    STE %11, %1, 0, _ :: (volatile store 4 into %ir.ptr2)
-    STE %12, %1, 0, _ :: (volatile store 4 into %ir.ptr2)
-    STE %13, %1, 0, _ :: (volatile store 4 into %ir.ptr2)
-    STE %14, %1, 0, _ :: (volatile store 4 into %ir.ptr2)
-    STE %15, %1, 0, _ :: (volatile store 4 into %ir.ptr2)
-    STE %16, %1, 0, _ :: (volatile store 4 into %ir.ptr2)
-    STE %17, %1, 0, _ :: (volatile store 4 into %ir.ptr2)
-    STE %18, %1, 0, _ :: (volatile store 4 into %ir.ptr2)
+    %2 = LE %1, 0, %noreg :: (volatile load 4 from %ir.ptr2)
+    %3 = LE %1, 0, %noreg :: (volatile load 4 from %ir.ptr2)
+    %4 = LE %1, 0, %noreg :: (volatile load 4 from %ir.ptr2)
+    %5 = LE %1, 0, %noreg :: (volatile load 4 from %ir.ptr2)
+    %6 = LE %1, 0, %noreg :: (volatile load 4 from %ir.ptr2)
+    %7 = LE %1, 0, %noreg :: (volatile load 4 from %ir.ptr2)
+    %8 = LE %1, 0, %noreg :: (volatile load 4 from %ir.ptr2)
+    %9 = LE %1, 0, %noreg :: (volatile load 4 from %ir.ptr2)
+    %10 = LE %1, 0, %noreg :: (volatile load 4 from %ir.ptr2)
+    %11 = LE %1, 0, %noreg :: (volatile load 4 from %ir.ptr2)
+    %12 = LE %1, 0, %noreg :: (volatile load 4 from %ir.ptr2)
+    %13 = LE %1, 0, %noreg :: (volatile load 4 from %ir.ptr2)
+    %14 = LE %1, 0, %noreg :: (volatile load 4 from %ir.ptr2)
+    %15 = LE %1, 0, %noreg :: (volatile load 4 from %ir.ptr2)
+    %16 = LE %1, 0, %noreg :: (volatile load 4 from %ir.ptr2)
+    %17 = LE %1, 0, %noreg :: (volatile load 4 from %ir.ptr2)
+    %18 = LE %1, 0, %noreg :: (volatile load 4 from %ir.ptr2)
+    STE %2, %1, 0, %noreg :: (volatile store 4 into %ir.ptr2)
+    STE %3, %1, 0, %noreg :: (volatile store 4 into %ir.ptr2)
+    STE %4, %1, 0, %noreg :: (volatile store 4 into %ir.ptr2)
+    STE %5, %1, 0, %noreg :: (volatile store 4 into %ir.ptr2)
+    STE %6, %1, 0, %noreg :: (volatile store 4 into %ir.ptr2)
+    STE %7, %1, 0, %noreg :: (volatile store 4 into %ir.ptr2)
+    STE %8, %1, 0, %noreg :: (volatile store 4 into %ir.ptr2)
+    STE %9, %1, 0, %noreg :: (volatile store 4 into %ir.ptr2)
+    STE %10, %1, 0, %noreg :: (volatile store 4 into %ir.ptr2)
+    STE %11, %1, 0, %noreg :: (volatile store 4 into %ir.ptr2)
+    STE %12, %1, 0, %noreg :: (volatile store 4 into %ir.ptr2)
+    STE %13, %1, 0, %noreg :: (volatile store 4 into %ir.ptr2)
+    STE %14, %1, 0, %noreg :: (volatile store 4 into %ir.ptr2)
+    STE %15, %1, 0, %noreg :: (volatile store 4 into %ir.ptr2)
+    STE %16, %1, 0, %noreg :: (volatile store 4 into %ir.ptr2)
+    STE %17, %1, 0, %noreg :: (volatile store 4 into %ir.ptr2)
+    STE %18, %1, 0, %noreg :: (volatile store 4 into %ir.ptr2)
     %19 = LDEBR %2
-    STD %19, %0, 0, _ :: (volatile store 8 into %ir.ptr1)
+    STD %19, %0, 0, %noreg :: (volatile store 8 into %ir.ptr1)
     %20 = LDEBR %3
-    STD %20, %0, 0, _ :: (volatile store 8 into %ir.ptr1)
+    STD %20, %0, 0, %noreg :: (volatile store 8 into %ir.ptr1)
     %21 = LDEBR %4
-    STD %21, %0, 0, _ :: (volatile store 8 into %ir.ptr1)
+    STD %21, %0, 0, %noreg :: (volatile store 8 into %ir.ptr1)
     %22 = LDEBR %5
-    STD %22, %0, 0, _ :: (volatile store 8 into %ir.ptr1)
+    STD %22, %0, 0, %noreg :: (volatile store 8 into %ir.ptr1)
     %23 = LDEBR %6
-    STD %23, %0, 0, _ :: (volatile store 8 into %ir.ptr1)
+    STD %23, %0, 0, %noreg :: (volatile store 8 into %ir.ptr1)
     %24 = LDEBR %7
-    STD %24, %0, 0, _ :: (volatile store 8 into %ir.ptr1)
+    STD %24, %0, 0, %noreg :: (volatile store 8 into %ir.ptr1)
     %25 = LDEBR %8
-    STD %25, %0, 0, _ :: (volatile store 8 into %ir.ptr1)
+    STD %25, %0, 0, %noreg :: (volatile store 8 into %ir.ptr1)
     %26 = LDEBR %9
-    STD %26, %0, 0, _ :: (volatile store 8 into %ir.ptr1)
+    STD %26, %0, 0, %noreg :: (volatile store 8 into %ir.ptr1)
     %27 = LDEBR %10
-    STD %27, %0, 0, _ :: (volatile store 8 into %ir.ptr1)
+    STD %27, %0, 0, %noreg :: (volatile store 8 into %ir.ptr1)
     %28 = LDEBR %11
-    STD %28, %0, 0, _ :: (volatile store 8 into %ir.ptr1)
+    STD %28, %0, 0, %noreg :: (volatile store 8 into %ir.ptr1)
     %29 = LDEBR %12
-    STD %29, %0, 0, _ :: (volatile store 8 into %ir.ptr1)
+    STD %29, %0, 0, %noreg :: (volatile store 8 into %ir.ptr1)
     %30 = LDEBR %13
-    STD %30, %0, 0, _ :: (volatile store 8 into %ir.ptr1)
+    STD %30, %0, 0, %noreg :: (volatile store 8 into %ir.ptr1)
     %31 = LDEBR %14
-    STD %31, %0, 0, _ :: (volatile store 8 into %ir.ptr1)
+    STD %31, %0, 0, %noreg :: (volatile store 8 into %ir.ptr1)
     %32 = LDEBR %15
-    STD %32, %0, 0, _ :: (volatile store 8 into %ir.ptr1)
+    STD %32, %0, 0, %noreg :: (volatile store 8 into %ir.ptr1)
     %33 = LDEBR %16
-    STD %33, %0, 0, _ :: (volatile store 8 into %ir.ptr1)
+    STD %33, %0, 0, %noreg :: (volatile store 8 into %ir.ptr1)
     %34 = LDEBR %17
-    STD %34, %0, 0, _ :: (volatile store 8 into %ir.ptr1)
+    STD %34, %0, 0, %noreg :: (volatile store 8 into %ir.ptr1)
     %35 = LDEBR %18
-    STD %35, %0, 0, _ :: (volatile store 8 into %ir.ptr1)
+    STD %35, %0, 0, %noreg :: (volatile store 8 into %ir.ptr1)
     Return
 
 ...
diff --git a/test/CodeGen/SystemZ/regalloc-fast-invalid-kill-flag.mir b/test/CodeGen/SystemZ/regalloc-fast-invalid-kill-flag.mir
index 8798fcecfc3..2af8b3cce6f 100644
--- a/test/CodeGen/SystemZ/regalloc-fast-invalid-kill-flag.mir
+++ b/test/CodeGen/SystemZ/regalloc-fast-invalid-kill-flag.mir
@@ -29,6 +29,6 @@ body:             |
     %0.subreg_hl32 = COPY %0.subreg_l32
     %1 = COPY %0.subreg_l64
     %2 = LARL @g_167
-    STC %1.subreg_l32, %2, 8, _
+    STC %1.subreg_l32, %2, 8, %noreg
 
 ...